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  • MS-DOS6.2批处理文件高级指南

    hao,MS-DOS6.2批处理文件高级指南。

    标签: MS-DOS 6.2 批处理

    上传时间: 2013-11-18

    上传用户:gengxiaochao

  • proe5.0野火版下载(中文版免费下载)

    proe5.0野火版下载,proe5.0中文野火版,proe5.0版免费下载:PROE5.0新功能介绍 野火5.0现在只有内部测试版,10底对外发行测试版,09年4月对外公开发行 1、界面 2、工程图菜单图标化 3、在草绘中可以画斜的长方形与椭圆 4、cable piping图标化 5 cable piping图标化 意外退出自动保存 新增了人体工程学模块! WF5.0的新功能太多了,我一下子说不全,等大家自己去体会吧!! 工程图有很大的改入哦 使用说明:直接进bin目录,找到proe.exe文件,运行,就可以使用。

    标签: proe 5.0 免费下载

    上传时间: 2014-03-18

    上传用户:q986086481

  • Writing Efficient Testbenches

    本文讨论了如何设计有效的testbench,适合刚接触testbench不久的用户阅读提高 (xilinx公司编写)

    标签: Testbenches Efficient Writing

    上传时间: 2013-10-10

    上传用户:123454

  • State Machine Coding Styles for Synthesis

      本文论述了状态机的verilog编码风格,以及不同编码风格的优缺点,Steve Golson's 1994 paper, "State Machine Design Techniques for Verilog and VHDL" [1], is agreat paper on state machine design using Verilog, VHDL and Synopsys tools. Steve's paper alsooffers in-depth background concerning the origin of specific state machine types.This paper, "State Machine Coding Styles for Synthesis," details additional insights into statemachine design including coding style approaches and a few additional tricks.

    标签: Synthesis Machine Coding Styles

    上传时间: 2013-10-11

    上传用户:sardinescn

  • PLD Programming Using VHDL

    本文详细讨论了VHDL语句对PLD设计的影响和设计经验,经典文章,值得仔细阅读消化。,PLD Programming Using VHDL

    标签: Programming Using VHDL PLD

    上传时间: 2013-10-14

    上传用户:www240697738

  • HDL的可综合设计简介

    本文简单探讨了verilog HDL设计中的可综合性问题,适合HDL初学者阅读     用组合逻辑实现的电路和用时序逻辑实现的   电路要分配到不同的进程中。   不要使用枚举类型的属性。   Integer应加范围限制。    通常的可综合代码应该是同步设计。   避免门级描述,除非在关键路径中。

    标签: HDL 综合设计

    上传时间: 2013-11-18

    上传用户:swaylong

  • Guide to HDL Coding Styles for Synthesis

    这篇文章讨论了不同HDL代码的编写方式,对综合结果的影响。阅读本文对深入了解综合工具和提高HDL的编写水平有不少帮助,原文时针对Synopsys的综合软件论述的,但对所有综合软件,都有普遍的借鉴意义  

    标签: Synthesis Coding Styles Guide

    上传时间: 2014-01-11

    上传用户:亚亚娟娟123

  • VHDL,Verilog,System verilog比较

      本文简单讨论并总结了VHDL、Verilog,System verilog 这三中语言的各自特点和区别As the number of enhancements to variousHardware Description Languages (HDLs) hasincreased over the past year, so too has the complexityof determining which language is best fora particular design. Many designers and organizationsare contemplating whether they shouldswitch from one HDL to another.

    标签: Verilog verilog System VHDL

    上传时间: 2014-03-03

    上传用户:zhtzht

  • 怎样将PROTEL格式的文件转换为AUTOCAD格式并打印

      在国内Protel软件一直大受欢迎,从DOS时代的Protel3.3(Autotrax 1.61)到现在具有EDA Client/Server (客户/服务器)即C/S“框架”体系结构的Protel98,它始终是PCB设计和制造领域的大众化工具软件,成为电子设计工作者们的首选。       在规范化的设计管理中,设计文件图样必须遵守相应的国家标准,如《电子产品图样绘制规则》、《设计文件管理制图》和《印制板制图》等,而由于Protel软件都是英文版,因此无法直接打印出符合国家标准的图纸,要将图纸规范化常用的方式是套打,即先将符合国家标准的表和汉字等打在纸上,再将该纸放入打印机,用Protel软件将印制板图打印其上,形成符合标准的文件,但这种做法效率很低,而且图形常会打偏,有时甚至会打反,经笔者试验,找到了一种简便的方法,使印制板图转换为AUTOCAD格式,再在AUTOCAD里一次性打印出符合标准的图纸。

    标签: AUTOCAD PROTEL 文件转换 打印

    上传时间: 2013-11-01

    上传用户:杏帘在望

  • 复杂系统的监视和排序满足方案

    MAX6870六电压排序器/监视器为简化复杂设计提供了一个完全集成的方案。该款EEPROM配置器件在设置门限、输出结构和延时方面具有极大的灵活性。在大多数电子设备中,对系统电压进行监视是非常重要的,这样可保证处理器和其它IC在系统上电时被复位,还可以监测到电压的下降,从而把代码执行过程中出现问题的概率降到最小,避免存储器发生冲突或者系统工作不正常。在高端产品中,系统中各电源的上电顺序也很关键。

    标签: 复杂系统 监视 排序 方案

    上传时间: 2013-11-25

    上传用户:ywqaxiwang