为了缩短加法电路运行时间,提高FPGA运行效率,利用选择进位算法和差额分组算法用硬件电路实现32位加法器,差额分组中的加法单元是利用一种改进的超前进位算法实现,选择进位算法可使不同的分组单元并行运算,利用低位的运算结果选择高位的进位为1或者进位为零的运算结果,节省了进位选择等待的时间,最后利用XILINX进行时序仿真,在FPGA上进行验证,可稳定运行在高达50兆的频率,理论分析与计算机仿真表明该算法切实可行、有效并且易于实现。
上传时间: 2013-12-19
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8位加法器和减法器设计实习报告
上传时间: 2013-10-21
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EDA课程设计8位十进制乘法器。
上传时间: 2013-10-17
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设计了一个基于FPGA的单精度浮点数乘法器.设计中采用改进的带偏移量的冗余Booth3算法和跳跃式Wallace树型结构,并提出对Wallace树产生的2个伪和采用部分相加的方式,提高了乘法器的运算速度;加入对特殊值的处理模块,完善了乘法器的功能.本设计在Altera DE2开发板上进行了验证.
上传时间: 2013-10-08
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超前进位加法器的设计
上传时间: 2013-10-19
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EDA课程设计8位十进制乘法器。
上传时间: 2013-10-08
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设计了一个基于FPGA的单精度浮点数乘法器.设计中采用改进的带偏移量的冗余Booth3算法和跳跃式Wallace树型结构,并提出对Wallace树产生的2个伪和采用部分相加的方式,提高了乘法器的运算速度;加入对特殊值的处理模块,完善了乘法器的功能.本设计在Altera DE2开发板上进行了验证.
上传时间: 2013-10-13
上传用户:yl1140vista
一个并行高速乘法器芯片的设计与实现
上传时间: 2014-01-08
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用C语言实现的乘法器
上传时间: 2013-12-08
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一个无符号的加法器小程序
上传时间: 2014-01-12
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