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图片资源

  • 图片字模助手

    根据LCD屏幕大小,加载常见格式的图片,或者提取不同字符集、不同字体的字模,对其进行简单的缩放、旋转和翻转处理,然后按照一定的扫描线,转换成嵌入式系统需要的颜色质量,最后保存成C语言数组,BIN,BMP或字符图文件格式

    标签: 字模

    上传时间: 2013-10-10

    上传用户:tom_man2008

  • PIC16F84单片机的内部硬件资源

    PIC16F84 单片机的内部硬件资源:学些PIC 单片机,在Microchip 尚未推出其他Flash 系列的情况下,很多菜鸟都是从PIC16F84 开始的,我们把它整理了一份中文资料供大家学习。首先介绍PIC16F84 单片机的内部结构,如图1 所示的框图。由图1 看出,其基本组成可分为四个主要部分,即运算器ALU 和工作寄存器W;程序存储器;数据存储器和输入/输出(I/O)口;堆栈存储器和定时器等。现分别介绍如下。

    标签: PIC 16F F84 16

    上传时间: 2013-12-26

    上传用户:zgu489

  • 汉字字模点阵数据批量生成工具5.3最新版

    一款处理汉字点阵字库的软件,处理后的点阵字库可用于点阵液晶、LED汉显等领域。 支持 1024x1024以内的任意点阵汉字支持 所有Windows字体支持 汉字大小调整支持 汉字位置调整支持 单个汉字字模生成支持 海量汉字批量字模生成支持 按汉语拼音排序支持 横扫纵扫两种扫描方式生成数据支持 8bit(字节)"ZN"扫描方式支持 4-32bit多种数据长度分组选择支持 字模数据取反支持 字节按位倒置支持 汉语拼音自动命名C语言数组格式支持 汉语拼音自动命名汇编语言DB表格式支持 自动编号数组命名及自动编号汇编DB表命名方式支持 图片Logo点阵数据生成支持 二进制数据字库DAT和BIN文件的生成支持 二进制字库文件索引(两个字节索引)支持 GB2312 字符集选择导入及字库生成支持 GBK字符集选择导入及字库生成(仅供参考)支持 繁简字体自由转换支持 单字节字符支持RS232串口通讯、可把字模数据发送到移动存储设备,集成汉字自动识别功能,清除非汉字字符,提取汉字功能,汉字字模点阵数据批量生成工具可用作开发辅助工具,得到精减汉字库,节约有限的ROM空间资源。也可用作带点阵LCD显示系统的汉化工具或其它需要汉字点阵数据的地方。

    标签: 5.3 汉字 字模 数据

    上传时间: 2014-01-24

    上传用户:menggesimida

  • 收音机工作原理、安装、焊接图片详解

    收音机工作原理、安装、焊接图片详解

    标签: 收音机 工作原理 焊接

    上传时间: 2013-11-17

    上传用户:jdm439922924

  • 一种在FPGA上实现的FIR滤波器的资源优化算法

    在数字滤波器中,FIR滤波器是一种结构简单且总是稳定的滤波器,同时也只有FIR滤波器拥有线性相位的特性。传统的直接型滤波器运算速度过慢,而改进型的DA结构的滤波器需要过高的芯片面积消耗大量的逻辑资源很难达到运算速度以及逻辑资源节约的整体优化。本文提出了一种基于RAG算法的FIR滤波器,与传统的基于DA算法的滤波器结构的滤波器相比,RAG算法简化了FIR滤波器乘法模块的结构,减少了逻辑资源的消耗和硬件实现面积,提高了计算速度。本文设计的16阶FIR滤波器用VerilogHDL进行描述,并综合到Altera公司的CycloneⅡ系列FPGA中。仿真实验表明基于RAG算法的FIR滤波器达到了逻辑资源的节约和运算速度的提高的整体优化效果。

    标签: FPGA FIR 滤波器 优化算法

    上传时间: 2014-12-28

    上传用户:feilinhan

  • 赛灵思spartan6系列FPGA片内资源设计指导

    赛灵思spartan6系列FPGA片内资源设计指导

    标签: spartan6 FPGA 赛灵思 资源

    上传时间: 2013-10-27

    上传用户:hahayou

  • Altera_CPLD的资源优化

    04_Altera_CPLD的资源优化

    标签: Altera_CPLD 资源

    上传时间: 2013-11-15

    上传用户:wtrl

  • Altera_FPGA的资源优化

    03_Altera_FPGA的资源优化

    标签: Altera_FPGA 资源

    上传时间: 2013-11-21

    上传用户:dumplin9

  • Xilinx FPGA全局时钟资源的使用方法

    目前,大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计,对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求,一般在FPGA设计中采用全局时钟资源驱动设计的主时钟,以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现,并设计了专用时钟缓冲与驱动结构,从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元 (IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要,Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加,最新的 Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括:IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等,如图1所示。  

    标签: Xilinx FPGA 全局时钟资源

    上传时间: 2014-01-01

    上传用户:maqianfeng

  • IDC和ISP接入资源管理平台技术要求和接口规范

    IDC和ISP接入资源管理平台技术要求和接口规范

    标签: IDC ISP 资源 管理平台

    上传时间: 2013-12-19

    上传用户:18165383642