专辑类-数字处理及显示技术专辑-106册-9138M 锁相环频率合成器-张厥盛-260页-10.9M.pdf
上传时间： 2013-04-24
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专辑类-数字处理及显示技术专辑-106册-9138M 锁相环电路设计和调试心得-4页-0.1M.pdf
上传时间： 2013-04-24
上传用户：telukeji
专辑类-数字处理及显示技术专辑-106册-9138M 锁相环捕捉过程的定性分析-26页-0.9M-ppt.ppt
上传时间： 2013-04-24
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专辑类-数字处理及显示技术专辑-106册-9138M --锁相环技术-377页-31.8M.pdf
上传时间： 2013-07-02
上传用户：zq70996813
锁相环PLL原理与应用教程，讲的通俗易懂
上传时间： 2013-07-12
上传用户：lijinchuan
由于目前尚未有文献对以上三类控制器进行详细的研究比较,因此该文利用MATLAB中Simulink的模块函数建立了以上三类滞环电流控制器的仿真模型,对以上三类控制器进行详细的仿真研究,探讨其各方面性能的优劣. 通过对基于空间矢量调制的三相滞环电流控制器(SVMHCC)的仿真研究表明,当其外滞环宽度太小时,三相电流容易产生畸变,三相总开关次数反而较小;当其外滞环宽度太大时,三相电流能够得到有效控制,但是最大电流误差和三相总开关次数增加,因此选择外滞环宽度时需要综合考虑控制器的控制性能、最大电流误差和三相总开关次数等因素.但是由于需要考虑的因素大多而且它们相互制约,因此如何选择合适的外滞环宽度就成为SVMHCC中难以解决的问题. 在仿真研究的基础上,该文提出了改进方案.仿真和实验结果均表明,改进的滞环电流控制器综合了以上几种控制器的优点,具有三相总开关次数低、开关频率变化规则、三相控制对称和能有效控制三相最大电流误差等优点.
上传时间： 2013-06-07
上传用户：小码农lz
滞环SVPWM整流器的Simulink仿真
上传时间： 2013-06-28
上传用户：yezhihao
基于DSP的双闭环SPWM逆变器研究，这个讲的挺好的
上传时间： 2013-04-24
上传用户：sunjet
用一片CPLD实现数字锁相环,用VHDL或V语言
上传时间： 2013-05-27
上传用户：hewenzhi
现场可编程门阵列(FPGA)的发展已经有二十多年，从最初的1200门发展到了目前数百万门至上千万门的单片FPGA芯片。现在，FPGA已广泛地应用于通信、消费类电子和车用电子类等领域，但国内市场基本上是国外品牌的天下。 在高密度FPGA中，芯片上时钟分布质量变的越来越重要，时钟延迟和时钟偏差已成为影响系统性能的重要因素。目前，为了消除FPGA芯片内的时钟延迟，减小时钟偏差，主要有利用延时锁相环(DLL)和锁相环(PLL)两种方法，而其各自又分为数字设计和模拟设计。虽然用模拟的方法实现的DLL所占用的芯片面积更小，输出时钟的精度更高，但从功耗、锁定时间、设计难易程度以及可复用性等多方面考虑，我们更愿意采用数字的方法来实现。 本论文是以Xilinx公司Virtex-E系列FPGA为研究基础，对全数字延时锁相环(DLL)电路进行分析研究和设计，在此基础上设计出具有自主知识产权的模块电路。 本文作者在一年多的时间里，从对电路整体功能分析、逻辑电路设计、晶体管级电路设计和仿真以及最后对设计好的电路仿真分析、电路的优化等做了大量的工作，通过比较DLL与PLL、数字DLL与模拟DLL，深入的分析了全数字DLL模块电路组成结构和工作原理，设计出了符合指标要求的全数字DLL模块电路，为开发自我知识产权的FPGA奠定了坚实的基础。 本文先简要介绍FPGA及其时钟管理技术的发展，然后深入分析对比了DLL和PLL两种时钟管理方法的优劣。接着详细论述了DLL模块及各部分电路的工作原理和电路的设计考虑，给出了全数字DLL整体架构设计。最后对DLL整体电路进行整体仿真分析，验证电路功能，得出应用参数。在设计中，用Verilog-XL对部分电路进行数字仿真，Spectre对进行部分电路的模拟仿真，而电路的整体仿真工具是HSIM。 本设计采用TSMC0.18μmCMOS工艺库建模，设计出的DLL工作频率范围从25MHz到400MHz，工作电压为1.8V，工作温度为-55℃～125℃，最大抖动时间为28ps，在输入100MHz时钟时的功耗为200MW，达到了国外同类产品的相应指标。最后完成了输出电路设计，可以实现时钟占空比调节，2倍频，以及1.5、2、2.5、3、4、5、8、16时钟分频等时钟频率合成功能。
上传时间： 2013-06-09
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