EhLib 4.2.16 中文汉化版 （Faceker.com 修改版） 1. DataService\EhLibADO.pas 第40行，ADODataSetDriverName函数： 原：Result := MSACCESS 现：Result := MSSQL 功能：字符串、日期界定符匹配（STFilter.Local=False情况下） 2.Common\EhLibConsts.pas 功能：常数汉化 3.Common\DBGridEhFindDlgs.pas\dfm A、FillColumnsList函数： 原：cbFindIn.Items.AddObject( <All> , nil) 现：cbFindIn.Items.AddObject(‘<全部>’, nil) B、界面中ComboBox中Items及KeyItems及Text汉化； C、主界面汉化； 4.Common\PrnDgDlg.pas\dfm 功能：界面汉化 5.Common\PrvFrmEh.pas\dfm 功能：界面汉化 6.Common\PrViewEh.pas 327行 TPreviewBox.Create 方法. 由 FViewMode = vmFullPage 改为 FViewMode = vm100 7.Common\DBUtilsEh.pas GetOneExpressionAsLocalFilterString 和 GetOneExpressionAsSQLWhereString 函数 功能:查询行字符串查询默认为LIKE查询. 相关详细更新信息请查看：http://www.Faceker.com 。
标签： DataServiceEhLibADO Faceker EhLib com
上传时间： 2013-12-27
上传用户：ztj182002
中文版详情浏览：http://www.elecfans.com/emb/fpga/20130715324029.html Xilinx UltraScale:The Next-Generation Architecture for Your Next-Generation Architecture The Xilinx® UltraScale™ architecture delivers unprecedented levels of integration and capability with ASIC-class system- level performance for the most demanding applications. The UltraScale architecture is the industr y's f irst application of leading-edge ASIC architectural enhancements in an All Programmable architecture that scales from 20 nm planar through 16 nm FinFET technologies and beyond, in addition to scaling from monolithic through 3D ICs. Through analytical co-optimization with the X ilinx V ivado® Design Suite, the UltraScale architecture provides massive routing capacity while intelligently resolving typical bottlenecks in ways never before possible. This design synergy achieves greater than 90% utilization with no performance degradation. Some of the UltraScale architecture breakthroughs include: • Strategic placement (virtually anywhere on the die) of ASIC-like system clocks, reducing clock skew by up to 50% • Latency-producing pipelining is virtually unnecessary in systems with massively parallel bus architecture, increasing system speed and capability • Potential timing-closure problems and interconnect bottlenecks are eliminated, even in systems requiring 90% or more resource utilization • 3D IC integration makes it possible to build larger devices one process generation ahead of the current industr y standard • Greatly increased system performance, including multi-gigabit serial transceivers, I/O, and memor y bandwidth is available within even smaller system power budgets • Greatly enhanced DSP and packet handling The Xilinx UltraScale architecture opens up whole new dimensions for designers of ultra-high-capacity solutions.
标签： UltraScale Xilinx 架构
上传时间： 2013-11-21
上传用户：wxqman
这一节的目的是使用XPS为ARM PS 处理系统 添加额外的IP。从IP Catalog 标签添加GPIO，并与ZedBoard板子上的8个LED灯相连。当系统建立完后，产生bitstream，并对外设进行测试。本资料为源代码，原文设计过程详见：【 玩转赛灵思Zedboard开发板（4）：如何使用自带外设IP让ARM PS访问FPGA？】 硬件平台：Digilent ZedBoard 开发环境：Windows XP 32 bit 软件： XPS 14.2 +SDK 14.2
上传时间： 2013-11-06
上传用户：yuchunhai1990
电子发烧友网：针对目前电子发烧友网举办的“玩转FPGA：iPad2，赛灵思开发板等你拿”，小编在电话回访过程中留意到有很多参赛选手对Xilinx 公司的FPGA及其设计流程不是很熟悉，所以特意在此整理了一些相关知识，希望对大家有所帮助。当然也希望Xilinx FPGA爱好者能跟我们一起来探讨学习！ 本文主要帮助大家熟悉利用ISE进行Xilinx 公司FPGA 代码开发的基本流程。主要是帮助初学者了解和初步掌握 ISE 的使用，不需要 FPGA 的开发基础，所以对每个步骤并不进行深入的讨论。 图 实例显示成果图
上传时间： 2013-10-16
上传用户：脚趾头
E库多条件查询模块（带模糊查询）\E库多条件查询模块（带模糊查询）易语言可到http://www.dywt.com.cn/main.asp下载 本程序在易语言2.7版下开发 易语言支持Windows和Linux两大主流平台
上传时间： 2013-12-25
上传用户：冇尾飞铊
本程序在易语言3.7版下编译通过 http://www.dywt.com.cn/main.asp易语言可到这下载
上传时间： 2013-12-31
上传用户：84425894
《ASP网站QQ在线咨询插件》 作者：国子（参考腾讯技术文档编写） ＱＱ：895731 演示网址：http://www.wubaidu.com 转载请完整保留此说明文档,谢谢 使用方法： 将所有文件拷贝到网站目录，使用include方法将本文件包含到index.asp中，即在index.asp的最后添加一行<!--#include file="ask-qq.asp"--> 添加客服QQ方法： 修改ask-qq.asp中的“adm_qq=”后面引号中的QQ号，多个QQ号用西文逗号隔开，QQ数量不限。 如果你的ASP网站的数据库中保存有QQ号，也可直接读取数据库中的QQ 修改在线咨询浮动面板位置的方法： 修改ask-qq.asp中“startX =650”（水平）、“startY = 150”（垂直）中的数字即可。
上传时间： 2013-12-22
上传用户：jqy_china
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上传时间： 2014-01-01
上传用户：秦莞尔w
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上传时间： 2015-02-21
上传用户：ommshaggar
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上传时间： 2014-01-22
上传用户：jing911003
