虫虫首页|资源下载|资源专辑|精品软件
登录|注册

您现在的位置是:虫虫下载站 > 资源下载 > VHDL/FPGA/Verilog > VHDL数字钟设计程序 设计要求 基本要求: 1、24小时计数显示; 2、具有校时功能(时

VHDL数字钟设计程序 设计要求 基本要求: 1、24小时计数显示; 2、具有校时功能(时

  • 资源大小:8 K
  • 上传时间: 2017-01-21
  • 上传用户:shanyeshuren
  • 资源积分:2 下载积分
  • 标      签: VHDL 数字钟设计 程序 校时

资 源 简 介

VHDL数字钟设计程序 设计要求 基本要求: 1、24小时计数显示; 2、具有校时功能(时,分) ; 附加要求: 1、实现闹钟功能(定时,闹响);

相 关 资 源