搜索：clk1
找到约 10 项符合「clk1」的查询结果
结果 10
https://www.eeworm.com/dl/663/251191.html
VHDL/FPGA/Verilog
VERILOG实现多时钟,可以应用于流水线.输入CLK,输出CLK1,CLK2,CLK3
VERILOG实现多时钟,可以应用于流水线.输入CLK,输出CLK1,CLK2,CLK3
https://www.eeworm.com/dl/652/308146.html
文章/文档
时钟发生器 clkgen 利用外来时钟信号clk 来生成一系列时钟信号clk1、fetch、alu_clk 送往CPU的其他部件
时钟发生器 clkgen 利用外来时钟信号clk 来生成一系列时钟信号clk1、fetch、alu_clk 送往CPU的其他部件
https://www.eeworm.com/dl/504/13729.html
VHDL/Verilog/EDA源码
基于vhdl的移位寄存器设计
16位带有并行预置功能的右移移位寄存器，CLK1是时钟信号， LOAD是并行数据使能信号，QB是串行输出端口
https://www.eeworm.com/dl/930110.html
技术资料
基于vhdl的移位寄存器设计
16位带有并行预置功能的右移移位寄存器，CLK1是时钟信号， LOAD是并行数据使能信号，QB是串行输出端口
https://www.eeworm.com/dl/532/410306.html
书籍源码
夏宇闻8位RISC_CPU的完整代码+TESTBENCH（已调试） modelsim工程文件
夏宇闻8位RISC_CPU的完整代码+TESTBENCH（已调试）
modelsim工程文件，包括书中所测试的三个程序和相关数据，绝对可用~所有信号名均遵从原书。在论坛中没有找到testbench的，只有一个mcu的代码，但很多和书中的是不一样的，自己改了下下~`````大家多多支持啊~`我觉得书中也还是有些不尽如人意的地方， ...
https://www.eeworm.com/dl/663/448915.html
VHDL/FPGA/Verilog
文件名：ADC0809.vhd功能：基于VHDL语言
文件名：ADC0809.vhd功能：基于VHDL语言，实现对ADC0809简单控制说明：ADC0809没有内部时钟，需外接10KHz~1290Hz的时钟号，这里由FPGA的系统时钟（50MHz）经256分频得到clk1（195KHz）作为ADC0809转换工作时钟。
https://www.eeworm.com/dl/663/139313.html
VHDL/FPGA/Verilog
一個LCD燈的小程序。不是我寫的。我只負責了調試。適用在ACEXEP1K30QC208-3上。我跑了SIMULATOR
一個LCD燈的小程序。不是我寫的。我只負責了調試。適用在ACEXEP1K30QC208-3上。我跑了SIMULATOR，管腳連接標示了。我也下在電路板上試過了，沒有問題。要用到實驗板上的兄弟們把CLK1改到TESTOUT3或者0就好了。綫幫助新手，人人有責。 ...
https://www.eeworm.com/dl/915595.html
技术资料
基于VHDL设计的数字钟
能进行正常的时、分、秒计时功能，按下sb键（键8）时，计时器迅速递增，并按60min循环，计时满59min后回00。按下sa键（键5）时，计时器迅速递增，并按24h循环，计时满23h后回00。每到59分52秒就开始以clk1的频率报时，当到整点时就以clk2的频率报时。 ...
https://www.eeworm.com/dl/947676.html
技术资料
MaxPus II 出租车计费器设计
MaxPus II 出租车计费器设计
在行车计费时，行驶的里程数通过传感器转化为与之成正比的脉冲个数。实际情况下，可以用干簧继电器作为里程传感器，安装在与汽车相连接的蜗轮变速器上的磁铁使干簧继电器在汽车每前进10m闭合一次，即输出一个脉冲。则每行驶1km，输出100个脉冲。
三、设计思想
本设计可以采 ...
https://www.eeworm.com/dl/502/31444.html
单片机编程
微型计算机课程设计论文—通用微机发声程序的汇编设计
微型计算机课程设计论文—通用微机发声程序的汇编设计
本文讲述了在微型计算机中利用可编程时间间隔定时器的通用发声程序设计，重点讲述了程序的发声原理，节拍的产生，按节拍改变的动画程序原理，并以设计一个简单的乐曲评分程序为引子，分析程序设计的细节。关键字：微机 8253 通用发声程序 动画技术 ...