基于FPGA的交通灯的设计 有Verilog HDL 源码、仿真图与引脚配置图，已下载实现\r\n
标签： Verilog FPGA HDL 交通灯
上传时间： 2013-08-18
上传用户：BOBOniu
实现基于CPLD的CCD采集系统设计源码
标签： CPLD CCD 采集 系统设计
上传用户：pkzz021
基于FPGA的多功能数字钟的设计与实现 内附有详尽的Verilog HDL源码，其功能主要有：时间设置，时间显示，跑表，分频，日期设置，日期显示等
标签： Verilog FPGA HDL 多功能
上传用户：问题问题
基于等精度测量原理的频率计，AT89S52和CPLD,有详细注释。测量准确。
标签： 等精度 测量原理 频率计
上传用户：3到15
自己做的FPGA下的频率计模块化设计 附有完整的程序和仿真图纸
标签： FPGA 频率计 模块化设计 仿真
上传时间： 2013-08-20
上传用户：wanqunsheng
s3c2410开发板cpld源码，希望有些参考价值
标签： s3c2410 cpld 开发板 源码
上传用户：wtrl
FPGA RSIC CPU设计文档和源码是EDA中对CPU设计非常好用的程序
标签： CPU FPGA RSIC EDA
上传时间： 2013-08-21
上传用户：cppersonal
基于FPGA的直接数字频率合成器的设计与实现.
标签： FPGA 数字频率合成器
上传用户：hphh
针对高频感应加热电源中用传统的模拟锁相环跟踪频率所存在的问题,提出一种非常适合于高频感应加热的\r\n新型的数字锁相环。使用FPGA 内底层嵌入功能单元中的数字锁相环74HCT297 ,并添加少量的数字电路来实现。最后利\r\n用仿真波形验证该设计的合理性和有效性。整个设计负载范围宽、锁相时间短,现已成功应用于100 kHz/ 30 kW 的感应加\r\n热电源中。
标签： 高频感应 加热电源 模拟锁相环 频率
上传时间： 2013-08-22
上传用户：nairui21
通过fpga产生时钟的VHDL源码，QII7.1下调试通过
标签： fpga VHDL 时钟 源码
上传时间： 2013-08-24
