NIOSIIREV7.0
上传时间： 2013-11-25
上传用户：smallfish
我采用XC4VSX35或XC4VLX25 FPGA来连接DDR2 SODIMM和元件。SODIMM内存条选用MT16HTS51264HY-667(4GB)，分立器件选用8片MT47H512M8。设计目标：当客户使用内存条时，8片分立器件不焊接；当使用直接贴片分立内存颗粒时，SODIMM内存条不安装。请问专家：1、在设计中，先用Xilinx MIG工具生成DDR2的Core后，管脚约束文件是否还可更改？若能更改，则必须要满足什么条件下更改？生成的约束文件中，ADDR，data之间是否能调换？ 2、对DDR2数据、地址和控制线路的匹配要注意些什么？通过两只100欧的电阻分别连接到1.8V和GND进行匹配 和 通过一只49.9欧的电阻连接到0.9V进行匹配，哪种匹配方式更好？ 3、V4中，PCB LayOut时，DDR2线路阻抗单端为50欧，差分为100欧？Hyperlynx仿真时，那些参数必须要达到那些指标DDR2-667才能正常工作？ 4、 若使用DDR2-667的SODIMM内存条，能否降速使用？比如降速到DDR2-400或更低频率使用？ 5、板卡上有SODIMM的插座，又有8片内存颗粒，则物理上两部分是连在一起的，若实际使用时，只安装内存条或只安装8片内存颗粒，是否会造成信号完成性的影响？若有影响，如何控制？ 6、SODIMM内存条(max:4GB)能否和8片分立器件(max:4GB)组合同时使用，构成一个(max:8GB)的DDR2单元？若能，则布线阻抗和FPGA的DCI如何控制？地址和控制线的TOP图应该怎样？ 7、DDR2和FPGA（VREF pin）的参考电压0.9V的实际工作电流有多大？工作时候，DDR2芯片是否很烫，一般如何考虑散热？ 8、由于多层板叠层的问题，可能顶层和中间层的铜箔不一样后，中间的夹层后度不一样时，也可能造成阻抗的不同。请教DDR2-667的SODIMM在8层板上的推进叠层？
上传时间： 2013-10-12
上传用户：han_zh
wifi核心板原理图V1.0
上传时间： 2013-10-26
上传用户：h886166
最新蓝牙标准V4.0在Android平台上的应用
上传时间： 2013-11-10
上传用户：lchjng
二次谐波回旋管所需磁场仅为基模的一半，极大地降低了对工作磁场的要求。基于回旋管线性和自洽非线性理论设计了一只0.5 THz回旋管，采用TE56模为工作模式，分析了多项关键参数对注波互作用效率的影响，当其工作电压为49 kV，工作电流为5 A，工作磁场为时9.94 T，效率为22.52%，输出功率可达55 kW。
上传时间： 2013-11-14
上传用户：haiya2000
PCIE 3.0相对于它的前一代PCIE 2.0的最主要的一个区别是速率由5GT/s提升到了8GT/s。为了保证数据传输密度和直流平衡以及时钟恢复，PCIE 2.0中使用了8B/10B编码，即将每8位有效数据编码为10位数据进行传输，这样链路中将会有20%信息量是无效的，即使得链路的最大传输容量打了20%的折扣。而速率提升的目的是为了更快的传输数据，编码方式也不可或缺，因此在PCIE 3.0中还通过使用128B/130B的编码方式（无效信息量减低为1.5625%），同时使用加扰的方式（即数据流先和一个多项式异或得到一个更加随机性的数据，到接收端使用同样的多项式将其恢复出来）来实现数据传输密度和直流平衡以及时钟恢复的实现。
上传时间： 2014-12-29
上传用户：shaojie2080
M35_硬件设计手册_V1.0
上传时间： 2013-10-24
上传用户：pol123
USB2.0可以使用原来USB定义中同样规格的电缆，接头的规格也完全相同，在高速的前提下一样保持了USB 1.1的优秀特色，并且，USB 2.0的设备不会和USB 1.X设备在共同使用的时候发生任何冲突。
上传时间： 2014-02-18
上传用户：从此走出阴霾
您上次因技术速度不够快而等得不耐烦是什么时候？USB 3.0 SuperSpeed已经推出，有望大幅提升多媒体文件的传输速度。
上传时间： 2013-12-12
上传用户：浩子GG
Pt1000铂电阻温度传感器分度表
上传时间： 2014-12-29
上传用户：黑漆漆
