一个递归下降语法分析器。 测试数据为 i a + nul ( nul i b * nul i c ) nul # nul
上传时间： 2015-11-02
上传用户：qweqweqwe
flash、定时器等应用。其中包括数据采集试验时自编两个程序，分别为应用片内AD模块实现多通道采集和与ADS8364模数转换芯片的接口控制程序。
上传时间： 2013-12-18
上传用户：baiom
网络上最牛B的关于C编程的杂志，由于种种原因该杂志已经停刊了，所以这是绝版。
上传时间： 2013-12-14
上传用户：redmoons
变量和相等问题的设计和实现将a、b、c、d、e、f这6个变量排成如图所示的 三角形，这6个变量分别取 1——6的整数，且均不相同。求使三角形三条边上的变量之和相等的全部解，如 3 6 2 1 4 5 为一个解。 程序引入变量a,b,c,d,e,f,并让它们分别取1——6的整数，在它们互不相等的 条件下， 测试由它们排成如图所示的三角形三条边上的变量之和是否相等，如相等即为一种满足要求的排列，把它们输出。当这些变量取尽所有的组合后，程序就可得到全部可能的解。
上传时间： 2015-11-04
上传用户：GavinNeko
中序转后序, 适用于公式运算及相关转换 如A=B+C
上传时间： 2013-11-27
上传用户：皇族传媒
毕业设计关系b/s系统 毕业设计管理工作 毕业设计管理数据
上传时间： 2013-12-06
上传用户：1101055045
设计一个字节（8 位）比较器。 要求：比较两个字节的大小，如a[7:0]大于 b[7:0]输出高电平,否则输出低电平,改写测试 模型,使其能进行比较全面的测试 。
上传时间： 2015-11-07
上传用户：manking0408
design LP,HP,B S digital Butterworth and Chebyshev filter. All array has been specified internally,so user only need to input f1,f2,f3,f4,fs(in hz), alpha1,alpha2(in db) and iband (to specify the type of to design). This program output hk(z)=bk(z)/ak(z),k=1,2,..., ksection and the freq.
标签： Butterworth internally Chebyshev specified
上传时间： 2015-11-08
上传用户：253189838
用VHDL 语言描述度三线八线译码器，其开发均在FPGA中
上传时间： 2013-12-20
上传用户：love1314
用verlog语言编的一些基础实验,适合于FPGA/CPLD的初学者。内容包括8位优先编码器，乘法器，除法器，多路选择器，二进制转BCD码，加法器，减法器等等。
上传时间： 2013-12-29
上传用户：siguazgb
