源码+论文 vB+access的毕业设计,请大家参考
上传时间： 2014-01-15
上传用户：咔乐坞
老婆写医学实验论文，要用到均方差计算，他装不上专业的软件，于是我就帮他写了一个，虽然很简单，但是结果肯定是没问题的
上传时间： 2015-07-25
上传用户：chens000
Error Control and Concealment for Video Communication 一篇很好的论文 视频通讯过程中的错误控制和错误隐藏
标签： Communication Concealment Control Error
上传时间： 2013-12-19
上传用户：Zxcvbnm
案例一 贪吃蛇游戏 案例二 计算器 案例三 黑白棋游戏 案例四 迷宫问题 案例五 扫地雷游戏 案例六 速算24 案例七 数据结构CAI系统 案例八 进程调度 案例九 存储管理分区分配算法 案例十 通讯录 案例十一 学生成绩管理 案例十二 工资管理 案例十三 图书借阅管理 案例十四 教师工作量计算
上传时间： 2015-07-26
上传用户：上善若水
大学工资管理系统（毕业论文）可以做毕业设计时参考
上传时间： 2013-12-03
上传用户：cmc_68289287
图书管理系统------------ 毕业设计------------- 论文
上传时间： 2015-07-26
上传用户：13681659100
关于FPGA流水线设计的论文 This work investigates the use of very deep pipelines for implementing circuits in FPGAs, where each pipeline stage is limited to a single FPGA logic element (LE). The architecture and VHDL design of a parameterized integer array multiplier is presented and also an IEEE 754 compliant 32-bit floating-point multiplier. We show how to write VHDL cells that implement such approach, and how the array multiplier architecture was adapted. Synthesis and simulation were performed for Altera Apex20KE devices, although the VHDL code should be portable to other devices. For this family, a 16 bit integer multiplier achieves a frequency of 266MHz, while the floating point unit reaches 235MHz, performing 235 MFLOPS in an FPGA. Additional cells are inserted to synchronize data, what imposes significant area penalties. This and other considerations to apply the technique in real designs are also addressed.
标签： investigates implementing pipelines circuits
上传时间： 2015-07-26
上传用户：CHINA526
Tex论文模板，很好用，包括作者，标题 段落，摘要，引用，图片
上传时间： 2015-08-03
上传用户：gaojiao1999
关于zigbee的一篇论文,国外的,写的相当不错,推荐同行的
上传时间： 2014-01-17
上传用户：lifangyuan12
浙江金融职业学院 毕业论文（设计）开题报告
上传时间： 2014-06-09
上传用户：变形金刚
