浮点运算器的核心运算部件是浮点加法器，它是实现浮点指令各种运算的基础，其设计优化对于提高浮点运算的速度和精度相当关键。文章从浮点加法器算法和电路实现的角度给出设计方法，通过VHDL语言在QuartusII中进行设计和验证，此加法器通过状态机控制运算，有效地降低了功耗，提高了速度，改善了性能。
上传时间： 2014-01-19
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介绍了MSK信号的优点，并分析了其实现原理，提出一种MSK高性能数字调制器的FPGA实现方案；采用自顶向下的设计思想，将系统分成串/并变换器、差分编码器、数控振荡器、移相器、乘法电路和加法电路等6大模块，重点论述了串/并变换、差分编码、数控振荡器的实现，用原理图输入、VHDL语言设计相结合的多种设计方法，分别实现了各模块的具体设计，并给出了其在QuartusII环境下的仿真结果。结果表明，基于FPGA的MSK调制器，设计简单，便于修改和调试，性能稳定。
上传时间： 2013-11-23
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基于BP神经网络的PID控制器的研究与实现:
上传时间： 2013-11-25
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介绍了差动放大电路演变历程，理论上分析了典型差动放大的工作原理以及特性参数的计算公式：应用虚拟实现技术一Pmteus软件进行了静态特性、差模输入信号、共模输入信号的实验研究，并对实验现象进行了分析。
上传时间： 2013-11-14
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论述了过采样Σ一AADC的基本原理及结构，分析了Σ一△调制器的频域传输特性和系统的信噪比，给出了实现不同的A／D转换精度必须满足的条件和用单片机实现Σ一AADC的具体方法和电路．实际使用表明，该方法测量结果可靠，具有实用价值．
上传时间： 2013-11-17
上传用户：gaome
基于遗传算法的组合逻辑电路的自动设计，依据给出的真值表，利用遗传算法自动生成符合要求的组合逻辑电路。由于遗传算法本身固有的并行性，采用软件实现的方法在速度上往往受到本质是串行计算的计算机制约，因此采用硬件化设计具有重要的意义。为了证明基于FPGA的遗传算法的高效性，设计了遗传算法的各个模块，实现了基于FPGA的遗传算法。
上传时间： 2014-01-08
上传用户：909000580
以某高速实时频谱仪为应用背景，论述了5 Gsps采样率的高速数据采集系统的构成和设计要点，着重分析了采集系统的关键部分高速ADC（analog to digital，模数转换器）的设计、系统采样时钟设计、模数混合信号完整性设计、电磁兼容性设计和基于总线和接口标准（PCI Express）的数据传输和处理软件设计。在实现了系统硬件的基础上，采用Xilinx公司ISE软件的在线逻辑分析仪（ChipScope Pro）测试了ADC和采样时钟的性能，实测表明整体指标达到设计要求。给出上位机对采集数据进行处理的结果，表明系统实现了数据的实时采集存储功能。
上传时间： 2014-11-26
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设计了水声信号发生系统中的功率放大电路，可将前级电路产生的方波信号转换为正弦信号，同时进行滤波、功率放大，使其满足换能器对输入信号的要求。该电路以单片机AT89C52，集成6阶巴特沃思低通滤波芯片MF6以及大功率运算放大器LM12为核心，通过标准RS232接口与PC进行通信，实现信号增益的程控调节，对干扰信号具有良好的抑制作用。经调试该电路工作稳定正常，输出波形无失真，在输出功率以及放大增益、波纹系数等方面均满足设计要求。 This paper presented a design and implementation of underwater acoustic power amplifer. This circuit converted the rectangle signal generated by frontend circuit into the sine signal， then filtered and power amplification， it meets the requirements of the transducer.Included AT89C52， 6th order Butterworth filter MF6， hipower amplififier LM12.Communication with PC through the RS232 port. The signal gain is adjustable and could be remote controlled. It has a good inhibitory effect on the interference signal. After debugged， this circuit works stable， the output waveform has no distortion， it meets the design requirement in outprt power， amplifier gain and ripple factor.
上传时间： 2013-11-20
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为了缩短加法电路运行时间，提高FPGA运行效率，利用选择进位算法和差额分组算法用硬件电路实现32位加法器，差额分组中的加法单元是利用一种改进的超前进位算法实现，选择进位算法可使不同的分组单元并行运算，利用低位的运算结果选择高位的进位为1或者进位为零的运算结果，节省了进位选择等待的时间，最后利用XILINX进行时序仿真，在FPGA上进行验证，可稳定运行在高达50兆的频率，理论分析与计算机仿真表明该算法切实可行、有效并且易于实现。
上传时间： 2013-12-19
上传用户：jshailingzzh
电子产品功能越来越强大的同时，对便携的要求也越来越高，小型化设计成为很多电子设计公司的研究课题。本文以小型化设计的方法、挑战和趋势为主线，结合Cadence SPB16.5在小型化设计方面的强大功能，全面剖析小型化设计的工程实现。主要包括以下内容：小型化设计的现状和趋势，以及现在主流的HDI加工工艺，介绍最新的ANYLAYER（任意阶）技术的设计方法以及工艺实现，介绍埋阻、埋容的应用，埋入式元器件的设计方法以及工艺实现。同时介绍Cadence SPB16.5软件对小型化设计的支持。最后介绍HDI设计在高速中的应用以及仿真方法，HDI在通信系统类产品中的应用，HDI和背钻的比较等。
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上传时间： 2014-01-18
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