工作原理：整机由接收和发射两部分组成，两部分除天线和阻抗匹配电路外，其它电路都是相互独立的。
上传时间： 2014-03-25
上传用户：paladin
重点讨论芯片级和PCB级射频电路设计和测试中经常遇到的阻抗匹配、接地、单端到差分转换、容差分析、噪声与增益和灵敏度、非线性和杂散波等关键问题。
上传时间： 2013-10-30
上传用户：924484786
一、电阻 电阻在电路中用“R”加数字表示，如：R15表示编号为15的电阻。电阻在电路中的主要作用为分流、限流、分压、偏置、滤波（与电容器组合使用）和阻抗匹配等。
上传时间： 2013-11-23
上传用户：非洲之星
资料介绍说明： si8000m破解版带破解文件crack si8000m是全新的边界元素法场效解算器，建立在我们熟悉的早期POLAR阻抗设计系统易用使用的用户界面之上。si8000m增加了强化建模技术，可以预测多电介质PCB的成品阻抗，同时考虑了密集差分结构介电常数局部变化。 建模时常常忽略了便面图层，si8000m模拟图层与表面线路之间的阻焊厚度。这是一种更好的解决方案，可根据电路板采用的特殊阻焊方法进行定制。新的si8000m还提取偶模阻抗和共模阻抗。（偶模阻抗是党俩条传输线对都采用相同量值，相同级性的信号驱动，传输线一边的特性阻抗.)在USB2.0和LVDS等高速系统中，越来越需要控制这些特征阻抗。
上传时间： 2013-11-05
上传用户：古谷仁美
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上传时间： 2013-11-16
上传用户：jiangfire
pcb阻抗设计必备
上传时间： 2013-10-20
上传用户：名爵少年
pcb阻抗
上传时间： 2013-12-02
上传用户：q123321
深度包检测技术通过对数据包内容的深入扫描和检测，能够有效识别出隐藏在数据包有效载荷内的非法数据，但该技术存在功耗非常大的缺点。针对该问题，提出了采用Bloom Filter（布隆过滤器）进行字符串模糊匹配方式，利用Bloom Filter将信息流中大部分正常流量过滤掉，从而减轻了后端的字符串精确匹配的压力，降低了系统功耗，大大提高了处理速度。
上传时间： 2013-11-11
上传用户：英雄
阻抗减少软件
上传时间： 2013-11-21
上传用户：meiguiweishi
我采用XC4VSX35或XC4VLX25 FPGA来连接DDR2 SODIMM和元件。SODIMM内存条选用MT16HTS51264HY-667(4GB)，分立器件选用8片MT47H512M8。设计目标：当客户使用内存条时，8片分立器件不焊接；当使用直接贴片分立内存颗粒时，SODIMM内存条不安装。请问专家：1、在设计中，先用Xilinx MIG工具生成DDR2的Core后，管脚约束文件是否还可更改？若能更改，则必须要满足什么条件下更改？生成的约束文件中，ADDR，data之间是否能调换？ 2、对DDR2数据、地址和控制线路的匹配要注意些什么？通过两只100欧的电阻分别连接到1.8V和GND进行匹配 和 通过一只49.9欧的电阻连接到0.9V进行匹配，哪种匹配方式更好？ 3、V4中，PCB LayOut时，DDR2线路阻抗单端为50欧，差分为100欧？Hyperlynx仿真时，那些参数必须要达到那些指标DDR2-667才能正常工作？ 4、 若使用DDR2-667的SODIMM内存条，能否降速使用？比如降速到DDR2-400或更低频率使用？ 5、板卡上有SODIMM的插座，又有8片内存颗粒，则物理上两部分是连在一起的，若实际使用时，只安装内存条或只安装8片内存颗粒，是否会造成信号完成性的影响？若有影响，如何控制？ 6、SODIMM内存条(max:4GB)能否和8片分立器件(max:4GB)组合同时使用，构成一个(max:8GB)的DDR2单元？若能，则布线阻抗和FPGA的DCI如何控制？地址和控制线的TOP图应该怎样？ 7、DDR2和FPGA（VREF pin）的参考电压0.9V的实际工作电流有多大？工作时候，DDR2芯片是否很烫，一般如何考虑散热？ 8、由于多层板叠层的问题，可能顶层和中间层的铜箔不一样后，中间的夹层后度不一样时，也可能造成阻抗的不同。请教DDR2-667的SODIMM在8层板上的推进叠层？
上传时间： 2013-10-21
上传用户：jjq719719
