ALLEGRO 约束规则设置步骤（以DDR 为例）,同样为pdf格式方便大家下载使用
标签： ALLEGRO DDR
上传时间： 2013-09-03
上传用户：jx_wwq
基于CPLD-FPGA的半整数分频器的设计，用于设计EDA
标签： CPLD-FPGA 整数 分频器
上传用户：pioneer_lvbo
数控振荡器的频率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL语言描述，集成在一个模块中，提供VHDL源程序供大家学习和讨论。\r\n
标签： VHDL 寄存器 数控振荡器 加法器
上传时间： 2013-09-04
上传用户：a471778
半整数分频器电路的VHDL源程序，供大家学习和讨论。\r\n
标签： VHDL 源程序 整数 分频器
上传用户：fdfadfs
JTAG仿真器CPLD
标签： JTAG CPLD 仿真器
上传时间： 2013-09-05
上传用户：xuanjie
在PC机上运行cadence需要先运行命令:source filename,此处filename指.cshrc,或其他具有该文件内容但名字不同的文件,该文件必须有set DISPLAY 本机IP:0.0 语句,同时应将其他雷同设置封住.可以先从工作站上下载.cshrc文件,然后用notepad修改显示设置相,不可用其他编辑器,否则文本文件格式会不一样.记住,必须将显示器设置为256色.
标签： Cadence 软件安装
上传用户：超凡大师
利用FPGA实现的可编程综合采样器\r\nAProgrammableIntegratedSamplerUsingFPGA
标签： FPGA 可编程 采样
上传时间： 2013-09-06
上传用户：z754970244
在Allegro中等长设置的高级应用\r\n――Memory部分等长设置
标签： Allegro Memory 等长设置 分
上传用户：VRMMO
Allegro中关于XNet的等长设置,为PDF格式，方便大家下载使用
标签： Allegro XNet 等长设置
上传用户：thing20
viterbi译码器的一种fpga实现.是一个cs252\r\n的project的result\r\n供大家研究用
标签： viterbi fpga 译码器
上传用户：dsgkjgkjg
