相对于JPEG中二维离散余弦变换(2DDCT)来说，在JPEG2000标准中，二维离散小波变换(2DDWT)是其图像压缩系统的核心变换。在很多需要进行实时处理图像的系统中，如数码相机、遥感遥测、卫星通信、多媒体通信、便携式摄像机、移动通信等系统，需要用芯片实现图像的编解码压缩过程。虽然有许多研究工作者对图像处理的小波变换进行了研究，但大都只偏重算法研究，对算法硬件实现时的复杂性考虑较少，对图像处理的小波变换硬件实现的研究也较少。 本文针对图像处理的小波变换算法及其硬件实现进行了研究。对文献[13]提出的“内嵌延拓提升小波变换”(Combiningthedata-extensionprocedureintothelifting-basedDWTcore)快速算法进行仔细分析，提出一种基于提升方式的5/3小波变换适合硬件实现的算法，在MATLAB中仿真验证了该算法，证明其是正确的。并设计了该算法的硬件结构，在MATLAT的Simulink中进行仿真，对该结构进行VHDL语言的寄存器传输级(RTL)描述与仿真，成功综合到Altera公司的FPGA器件中进行验证通过。本算法与传统的小波变换的边界处理方法比较：由于将其边界延拓过程内嵌于小波变换模块中，使该硬件结构无需额外的边界延拓过程，减少小波变换过程中对内存的读写量，从而达到减少内存使用量，降低功耗，提高硬件利用率和运算速度的特点。本算法与文献[13]提出的算法相比较：无需增加额外的硬件计算模块，又具有在硬件实现时不改变原来的提升小波算法的规则性结构的特点。这种小波变换硬件芯片的实现不仅适用于JPEG2000的5/3无损小波变换，当然也可用于其它各种实时图像压缩处理硬件系统。
上传时间： 2013-06-13
上传用户：jhksyghr
作者研究了当前流行的缩放算法，对图像纹理相关性大小和边缘方向的判断上提出了一种新的方法，并在此基础上发展了一套适用于数字视频芯片的图像缩放算法。仿真结果表明此算法由优于目前流行的图像缩放算法。 介绍了FPGA的开发工作大致可以分为设计和验证两大部分，在具体开发流程上可以根据要求灵活控制。缩放芯片的开发可以分为：芯片结构设计、时钟系统设计、存储器读写控制、IP核复用设计、计算精度控制等方面的电路设计。在设计完成各级子模块以后拼接各子模快完成整个缩放模块的设计。通过测试发现设计中存在的缺陷，修改再测试，最终完成整个模块的设计。
上传时间： 2013-05-31
上传用户：tdyoung
本文对G.729语音编码算法的基本原理和实现系统开发方面进行了深入研究。针对G.729语音编码算法在实际应用中存在的一些问题，在大量分析和实验的基础上，提出了新的改进算法。G.729语音编码算法硬件实现方面，国内外现在主要以DSP为实现平台，这是由于DSP以其卓越的运算能力为数字语音信号处理领域的研究及开发提供了有力的工具。但G.729语音编码算法具有计算复杂和数据存储量大的固有缺陷，随着通信量的不断增加和服务的扩展，对G.729语音编码实时性的要求也越来越高。随着微电子制造工艺的发展，越来越多的语音编码平台采用DSP与FPGA或MCU相互结合的系统，通过进行软硬件协同设计提高编码效率。
上传时间： 2013-06-30
上传用户：ccclll
本文结合中国科技大学大规模集成电路实验室和中国科学院上海技术物理研究所合作的星载红外相机项目，为了解决红外相机上的不同波段的红外探测元阵列存在的非均匀性问题，对红外焦平面探测元阵列存在的非均匀性问题展开了深入的分析和研究。 主要研究和分析了两类算法的基本原理，重点研究和实现了定标校正算法，通过对积分球定标数据进行深入的分析，将探测元分成线性探测元和非线性探测元，对线性探测元采用两点校正法，对非线性探测元采用多点分段校正算法，在利用FPGA硬件实现非均匀校正时，分析设计了基于乘法运算和加法运算的FPGA实现，在基于乘加器运算的FPGA实现中。设计出了乘法和加法整体运算的乘加器，内部采用流水线wallace树压缩结构，大大加快乘法和加法的速度。
上传时间： 2013-04-24
上传用户：weddps
本文研究数字音频无线传输中的前向纠错(FEC)算法和电路的设计及实现.在本文中介绍了一种基于Altera公司的FPGA Cyclone芯片的实现方案.文章首先介绍了本前向纠错系统采用的方案,然后从总体规划的角度介绍了整个系统的内部结构、模块划分及所采用的设计方法和编程风格.之后对各个模块的设计进行了详细的描述,并给出了测试数据、实现结果及时序仿真波形图,并对设计的硬件下载验证进行了详细描述.本文对FEC中的主要功能模块,诸如Reed-Solomon编解码,交织与解交织,以及与外围的接口电路等给出了基本算法以及基于FPGA及硬件描述语言的解决方法.
上传时间： 2013-04-24
上传用户：duoshen1989
随着移动终端、多媒体、Internet网络、通信，图像扫描技术的发展，以及人们对图象分辨率，质量要求的不断提高，用软件压缩难以达到实时性要求，而且会带来因传输大量原始图象数据带来的带宽要求，因此采用硬件实现图象压缩已成为一种必然趋势。而熵编码单元作为图像变换，量化后的处理环节，是图像压缩中必不可少的部分。研究熵编解码器的硬件实现，具有广阔的应用背景。本文以星载视频图像压缩的硬件实现项目为背景，对熵编码器和解码器的硬件实现进行探讨，给出了并行熵编码和解码器的实现方案。熵编解码器中的难点是huffman编解码器的实现。在设计并行huffman编码方案时通过改善Huffman编码器中变长码流向定长码流转换时的控制逻辑,避免了因数据处理不及时造成数据丢失的可能性，从而保证了编码的正确性。而在实现并行的huffman解码器时，解码算法充分利用了规则化码书带来的码字的单调性，及在特定长度码字集内码字变化的连续性，将并行解码由模式匹配转换为算术运算，提高了存储器的利用率、系统的解码效率和速度。在实现并行huffman编码的基础上，结合针对DC子带的预测编码，针对直流子带的游程编码，能够对图像压缩系统中经过DWT变换，量化，扫描后的数据进行正确的编码。同时，在并行huffman解码基础上的熵解码器也可以解码出正确的数据提供给解码系统的后续反量化模块，进一步处理。在本文介绍的设计方案中，按照自顶向下的设计方法，对星载图像压缩系统中的熵编解码器进行分析，进而进行逻辑功能分割及模块划分，然后分别实现各子模块，并最终完成整个系统。在设计过程中，用高级硬件描述语言verilogHDL进行RTL级描述。利用了Altera公司的QuartusII开发平台进行设计输入、编译、仿真，同时还采用modelsim仿真工具和symplicity的综合工具，验证了设计的正确性。通过系统波形仿真和下板验证熵编码器最高频率可以达到127M，在62.5M的情况下工作正常。而熵解码器也可正常工作在62.5M，吞吐量可达到2500Mbps，也能满足性能要求。仿真验证的结果表明：设计能够满足性能要求，并具有一定的使用价值。
上传时间： 2013-05-19
上传用户：吴之波123
网络带宽依然在不断增长（尤其是在本地网），最后一公里的高速接入日益普及;另一方面的情况是大容量的磁盘、FLASH移动存储盘和激光盘的容量不断增大，使得传送和储存数据的成本不断地下降。不仅使人发问：我们孜孜不倦的搞视频压缩高级算法还有多少意义？我们可以看到，算法的复杂性日益增加，但性能的提高却接近边缘。 是什么还在要求更高的压缩速率？还有被我们遗忘的地方吗？还有什么应用让我们继续追求更精妙的压缩算法？ 在作者看来，这个应用领域就是移动视频服务。无线频谱这种稀缺资源的有限性决定了我们必须继续对视频压缩技术进行研究。即使伴随UMTS/IMT2000的到来，移动终端可以获得的数据速率也限制在144Kbit/s，在微蜂窝的时候最高能达到的速率上限也在2Mbit/s。144Kbit/s的速率对于较高质量的视频传输来讲，仍然是有限的。因此，可以预见，移动终端的空中接口这个瓶颈使得我们必须继续进行视频压缩。 另一方面，移动终端领域开发视频压缩算法，在其低功耗和实时性要求下，也是异常困难的。为了减少计算的复杂性和运动估计的功耗，业界提出了许多快速算法，例如2-D的对数搜索，三步搜索，联合搜索。尽管这些方法减少了功耗，其结果是视频压缩性能的降低，因为这些算法的本质是减少了运动搜索的空间。为了实现运动搜索的低功耗，在电路领域又提出了搜索窗口和时钟管理的措施。但这些方法都是在牺牲视频压缩比性能的基础进行的折中，并没有强调算法映射结构上做出处理。 本论文提出了一种新的解决MPEG-4运动估计运算的低功耗实时处理器架构。其基础是采用了心肌阵列并行处理技术和低功耗控制电路。运动估计的繁复运算通过心肌阵列分布式运算得到有效处理。从理论上看，心肌阵列有其简单易理解性，然后，由于FPGA的互联网络有限性，设计这样一个阵列仍有许多值得注意的问题。论文提出使用保守近似处理在全局运动估计中减少功耗，其本质是消除不必要的冗余运算。宏块的最小误差匹配是一个典型的串行操作过程。论文新提出的方法是在进行绝对匹配前使用保守计算，如果保守误差值与最小误差差别过大，则不进行绝对误差计算。 总的说来，论文实现了两个目标：通过心肌阵列实现了实时的运动估计编码，通过在算法层次引入控制电路，降低运动估计电路的功耗。
上传时间： 2013-06-23
上传用户：lacsx
本文结合工程需要详细论述了一种数字相位计的实现方法，该方法是基于FPGA(现场可编程门阵列)芯片运用FFT(快速傅立叶变换)算法完成的。首先，从相位测量的原理出发，分析了传统相位计的缺点，给出了一种高可靠性的相位检测实用算法，其算法核心是对采集信号进行FFT变换，通过频谱分析，实现对参考信号和测量信号初相位的检测，并同时阐述了FPGA在实现数字相位计核心FFT算法中的优势。在优化的硬件结构中，利用多个乘法器并行运算的方式加快了蝶形运算单元的运算速度；内置双端口RAM、旋转因子ROM使数据存储的速度得到提高；采用了流水线的工作方式使数据的存储、运算在时间上达到匹配。整个设计采用VHDL(超高速硬件描述语言)语言作为系统内部硬件结构的描述手段，在Altera的QuartusⅡ软件支持下完成。仿真结果表明，基于FPGA实现的FFT算法无论在速度和精度上都满足了相位测量的需要，其运算64点数据仅需27.5us，最大误差在1％之内。
上传时间： 2013-06-04
上传用户：lgnf
本论文依据IEEE802.16a物理层对RS-CC码的参数要求，研究了RS-CC码的高速编、译码的VLSI硬件算法，同时对FPGA开发技术进行了研究，以VerilogHDL为描述语言，在Xilinx公司的FPGA上实现了高速的RS-CC编、译码器。RS译码器中，错误位置多项式和错误值多项式的求解采用无求逆单元，并具有规则数据流、易于VLSI实现的改进的欧几里德算法(MEA)；CC译码器由采用模归一化路径度量的全并行的“加比选(ACS)”模块和具有脉动阵列结构的幸存路径回溯模块组成。 在实现RS-CC译码器的过程中，分别从算法上和根据FPGA的结构特点上，对译码器做了一些优化工作，降低了硬件资源占有率和提高了译码速度。 此外，还搭建了以Xilinx公司40万等效门的FPGASpartan-Ⅲ400-4PQ208为主体，以Cypress公司的USB2.0芯片CY7C68013为高速数据接口的硬件试验平台，并在此试验平台上实现了文中的高速RS-CC编译码系统。
上传时间： 2013-06-03
上传用户：lx9076
随着微电子技术的发展，可编程逻辑器件取得了迅速的发展，其功能日益强大，FPGA内部可用逻辑资源飞速增长，近来推出的FPGA都针对数字信号处理的特点做了特定设计，集成了存储器、锁相环（PLL）、硬件乘法器、DSP模块等，通过使用各个公司提供的FPGA开发软件使用硬件描述语言，可以实现特定的信号处理算法，如FFT、FIR等算法，为电子设计工程师提供了新的选择。实时图像处理系统采用FPGA+DSP的结构来完成整个复杂的图像处理算法。将图像处理算法进行分类，FPGA和DSP份协作发挥各自的长处，对于算法实现简单、运算量大、实时性高的这类处理过程由大容量高性能的FPGA实现，DSP则用来处理经过预处理后的图像数据，来运行算法结构复杂，乘加运算多的算法。整个系统主要包括FPGA处理单元、DSP处理单元以及PCI接口通讯三个部分。主要取得的了以下的研究成果：（1）研究了FPGA的工作原理及应用，完成了Stratix芯片的选型。设计了数字图像处理板的电路原理图和PCB设计图。并对电路板进行调试，工作正常。（2）完成了FPGA程序下载电缆的PCB电路设计，并调试成功，应用到FPGA的调试下载配置中，取得了良好的实验与经济效果。（3）充分利用FPGA的设计开发软件与工具，完成了中值滤波、形态学滤波和自适应阈值的FPGA实现，并给出了详细的实现过程。将算法下载到FPGA芯片，经过试验调试，达到要求。（4）研究了PCI接口通讯的实现方式，选用PCI9054芯片实现通讯，完成PCI接口电路设计，经过调试，实现了中断、DMA等方式，满足了数据传输的要求。（5）学习了C6701DSP芯片的工作特性以及内部功能结构，完成了DSP外围存储器的扩展、时钟信号发生以及电源模块等外围电路的设计。
上传时间： 2013-07-16
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