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其一，利用FPGA对ADC芯片的工作进行控制，使其在规定的时间内与DSP模块进行数据交换，并对ADC各引脚时序进行控制，使两者协调同步工作，编制了相应的VHDL语言程序。
2013-04-24 16:38:36
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再次，介绍了Altera公司FPGA的程序设计流程，并使用VHDL语言编程完成各个模块之间的数据传递，并重点介绍了DDR控制核的编写。 再次，介绍了WDM驱动程序的结构，程序设计方法等。
2023-06-15 16:30:36
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本文以OFDM技术和跳频技术为核心理论，在Xilinx公司的集成开发环境ISE6.2中，主要采用硬件描述语言(Verilog、VHDL)编程，辅以调用IP核和采用原理图输入方式，设计实现了一个FH-OFDM
2023-09-27 04:50:01
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其一，利用FPGA对ADC芯片的工作进行控制，使其在规定的时间内与DSP模块进行数据交换，并对ADC各引脚时序进行控制，使两者协调同步工作，编制了相应的VHDL语言程序。
2023-10-04 07:20:02
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再次，介绍了Altera公司FPGA的程序设计流程，并使用VHDL语言编程完成各个模块之间的数据传递，并重点介绍了DDR控制核的编写。 再次，介绍了WDM驱动程序的结构，程序设计方法等。
2023-10-04 18:50:01
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其一，利用FPGA对ADC芯片的工作进行控制，使其在规定的时间内与DSP模块进行数据交换，并对ADC各引脚时序进行控制，使两者协调同步工作，编制了相应的VHDL语言程序。
2024-03-18 20:10:01
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整个设计及各个模块都在Altera公司的开发环境QuartusⅡ以及第三方仿真软件Modelsim上进行了仿真及逻辑综合。
2013-04-24 16:38:21
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讨论了硬件设计方面重点对具体核心器件结构、特点以及有关FPGA的设计流程和控制器Verilog HDL硬件编程语言代码方面内容，确定了基于FPGA浮点运算及矩阵运算单元的Verilog HDL设计方法，在Quartus
2013-07-07 09:10:01
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最后，对所设计的包头分类匹配模块在Quartus II进行仿真评估，将实验结果与已有的一些分类算法进行了比较。结果说明，本设计在匹配速度和更新速度上有优势，但消耗了较多的存储空间．
2013-07-17 13:20:01
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NIOS ii 应用实验UART接口测试cycloen4e FPGA源码 fpga quartu工程文件, Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8
2021-10-21 15:30:01
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本设计中，FPGA芯片的设计
和与控制芯片的接口设计是一个难点，本文利用Altera的设计工具Quartus IⅡ
并结合Verilog-HDL
2022-08-10 21:00:02
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在Quartus II环境下，采用模块化设计思想，借助Verilog语言及调用FPGA内部IP核完成了系统逻辑设计，包括：12C配置模块、有效数据提取模块、灰度分量提取模块、帧缓存模块、图像算法处理模块
2023-06-03 06:20:07
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整个设计及各个模块都在Altera公司的开发环境QuartusⅡ以及第三方仿真软件Modelsim上进行了仿真及逻辑综合。
2023-06-27 16:40:30
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讨论了硬件设计方面重点对具体核心器件结构、特点以及有关FPGA的设计流程和控制器Verilog HDL硬件编程语言代码方面内容，确定了基于FPGA浮点运算及矩阵运算单元的Verilog HDL设计方法，在Quartus
2023-09-27 00:20:01
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最后，运用Verilog HDL编程语言在QUARTUSⅡ软件平台上，完成了码率1/2的一类通用LDPC码编码器和基于BP based算法的并行译码的译码器的硬件设计，并利用Signal TapⅡ在电路板上得到了验证
2023-09-30 04:30:01
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本文中的主控制器采用Verilog HDL作为硬件描述语言，系统在Quartus Ⅱ 6.0，Modelsim SE 6.0软件平台下开发，采用FPGA可编程芯片，让整个系统拥有了较大的灵活性，不仅提高了数字接口的转换速度
2023-10-02 02:40:01
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并在Altera QuartusⅡ 6.0集成开发环境下，采用Verilog HDL语言和调用Altera IP Core单元加以实现。 此外，为验证方案的可行性，本课题从软、硬件两方面对其进行测试。
2023-10-03 08:30:01
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最后，对所设计的包头分类匹配模块在Quartus II进行仿真评估，将实验结果与已有的一些分类算法进行了比较。结果说明，本设计在匹配速度和更新速度上有优势，但消耗了较多的存储空间．
2023-10-04 06:10:01
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ASIC的不同,论述采用FPGA原型技术验证芯片设计的必要性,优势和局限.通过对ASIC设计流程的研究,论文提出一种快速、高效的将ASIC设计转化为FPGA设计的流程,并且介绍实现此流程的相关EDA工具(Quartus
2024-01-23 06:40:02
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最后，对所设计的包头分类匹配模块在Quartus II进行仿真评估，将实验结果与已有的一些分类算法进行了比较。结果说明，本设计在匹配速度和更新速度上有优势，但消耗了较多的存储空间．
2024-03-25 16:00:01
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