虫虫首页|资源下载|资源专辑|精品软件
登录|注册

您现在的位置是:虫虫下载站 > 资源下载 > VHDL/FPGA/Verilog > 是一個用verilog寫成的加法器電路,可把七個元件加起來

是一個用verilog寫成的加法器電路,可把七個元件加起來

  • 资源大小:85 K
  • 上传时间: 2014-01-07
  • 上传用户:liuhai
  • 资源积分:2 下载积分
  • 标      签: verilog 加法器 元件

资 源 简 介

是一個用verilog寫成的加法器電路,可把七個元件加起來

相 关 资 源